計數器和除頻器的關聯

1 計數器之工作原理(由電路圖來說明)。 上圖顯示了由三個JK正反器所組成的一個三位元向上數計數器。所有正反器的 J 輸入與 K 輸入都被接至高電位 (High)，欲計數的脈衝被加到最低有效的計時脈衝輸入，每一級的 Q 輸出被連至下一級(較高有效級)的計時脈衝輸入。 因為 JK 值都設為1，因此 Q(t+1)=Q(t)，若任一級從0轉變為1，則 Q 輸出會由低電位轉換為高電位，這對下一級產生了正向轉換脈衝，但不產生計時作用，所以也不影響較高一級。然而，當某一級的內含由1轉變為0時，他的 Q 輸出則將會由高電位轉換為低電位，這對下一級產生了負向轉換脈衝，而產生計時作用，所以也就影響較高一級，使之產生反相作用。 參考上面的時序圖。計數之前計數器的輸出將被清除脈衝設定為 0，第一個 計時脈衝 (Clock) 將 Q1反相為高電位，但 Q1 這種由低電位轉換為高電位的現象並不會影響 Q2 或 Q3，所以此時所讀到的 Q3Q2Q1 = 001，相當於二進制的1，表示有一個脈衝通過。 當第二個脈衝(Clock)通過後，將Q1反相為低電位，由於Q1是由高電位轉換為低電位，這對下一級產生了負向轉換脈衝，因此將對Q2產生作用，因而造成Q2反相為高電位，但Q2這種由低電位轉換為高電位的現象並不會影響Q3，所以此時所讀到的 Q3Q2Q1 = 010，相當於二進制的2，表示有另一個脈衝通過。計數器內含隨著相繼而來的脈衝一直增加，最後到達111(二進制的7)。下一個計時脈衝來臨將使計數器「滾回」(roll over)到000 一個三級計數器在未滾回 000 之前能計數 23 = 8個脈衝。若以同樣的方法加上額外的級數，則每增加一級會使計數容量加倍。

2 請解釋所設計的除頻器之工作原理(由電路圖來說明)。 除頻電路和計數器本質上是一樣的，我們利用將計數器適時的reset，能做出如下的電路: 如上圖，唯有當 ABCD 為1011時，因為此時 R1 和 R2 同時為 high，ABCD 會被reset為 0000，由此可知此計數器只能由 0000 計數到 1101(13)，此時比較原本的 clock 和 D，會發現 D 的頻率為 clock 的13分之1。此即為除頻電路。

3.同步計數器(Synchronous Counter)與非同步計數器(Asynchronous Counter)的差別在那裡？您所設計之計數器是屬於哪一類？ 我們所用的是非同步的計數器。因此假設我們由011加1進位到100，其實它的過程是:011->010->000->100來的，每個flip-flop的變化並不在同時，而是有先後。 而同步的計數器是由 FlipFlop 的輸出，經過邏輯閘的判斷而切換至下一個狀態。因此從011變成100只需要經過較短的 Gate Delay，而所有的 state(flip-flop)會同時改變。

4. 計數器和除頻器有何關聯? 除頻器是限制計數器的上限而成。利如除10的除頻器，就只須將計數器上限鎖在10的位置(1010)，此時比較 clock 和 D 就可發現，D的頻率為 clock 的十分之一。同理，除7的電路就須將計數器上限鎖在0111，此時比較C和 clock，C的頻率應為 clock 的七分之一。(因為 D 恆為0)。 由此可知，要作除以k的除頻器，只須將計數器上限鎖在k值後，此時 bit n 的output 頻率就為 clock 的1/k，其中 2n < k < 2n+1。

5主機板廠商目前正在設計Celeron400搭配PC133架構的系統,請設計一電路能將CPU時脈 (400 MHz) 轉換成 BUS時脈 (133.3 MHz),電路愈穩定愈好 ANS: 除頻電路： 除三 若利用實驗四的方式，做出頻率除三的電路，將7493的output A ,B接到reset R0,R1 ，則它的carry 端輸出clk，即為頻率除三的電路。但是這樣的除頻電路的最大缺點是，每一級的時脈訊號clk 都不同，若增加更多級，如此將累積更多的延遲。故訊號間的同步性較差。可以利用微分電路來修正，使得觸發計數器的訊號能夠明確，以免因為訊號的長度不一而使計數器產生誤動作。