ASIC
特殊應用積體電路（Application-specific integrated circuit，ASIC），是指依特定用途而設計的特殊規格邏輯IC。
ASIC是由特定使用者要求和特定電子系統的需要而設計、製造，故出貨少，樣式多。ASIC依其設計方式不同，目前大多使用CPLD（複雜可程式邏輯器件）和FPGA（現場可程式邏輯陣列）實作。它們的共性是都具有用戶現場可程式特性，都支持邊界掃描技術，但兩者在集成度、速度以及編程方式上具有各自的特點。
ASIC可翻譯為專用集成電路，一般它的ROM和RAM都在出廠前經過掩膜MASK。如常用的紅外遙控器發射晶片就是這種晶片。
ASIC的特點是面向特定用戶的需求，品種多、批量少，要求設計和生產周期短，它作為集成電路技術與特定用戶的整機或系統技術緊密結合的產物，與通用集成電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。
FPGA
現場可程式邏輯閘陣列（FPGA, Field Programmable Gate Array），是一個含有可編輯元件的半導體設備，可供使用者現場程式化的邏輯閘陣列元件。
目前以硬體描述語言（Verilog 或 VHDL）所完成的電路設計，可以經過簡單的綜合與佈局，快速的燒錄至 FPGA 上進行測試，是現代 IC 設計驗證的技術主流。這些可編輯元件可以被用來實現一些基本的邏輯閘電路（比如AND、OR、XOR、NOT）或者更複雜一些的組合功能比如解碼器或數學方程式。在大多數的FPGA裡面，這些可編輯的元件里也包含記憶元件例如觸發器（Flip－flop）或者其他更加完整的記憶塊。
系統設計師可以根據需要通過可編輯的連接把FPGA內部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個晶片里。一個出廠後的成品FPGA的邏輯塊和連接可以按照設計者而改變，所以FPGA可以完成所需要的邏輯功能。
FPGA一般來說比ASIC（專用集成晶片）的速度要慢，無法完成複雜的設計，而且消耗更多的電能。但是他們也有很多的優點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些晶片有比較差的可編輯能力，所以這些設計的開發是在普通的FPGA上完成的，然後將設計轉移到一個類似於ASIC的晶片上。在一些技術更新比較快的行業，FPGA幾乎是電子系統中的必要部件，因為在大批量供貨前，必須迅速搶佔市場，這時FPGA方便靈活的優勢就顯得很重要。
與FPGA的比較另外一種方法是用CPLD（複雜可程式邏輯器件備）。
早在1980年代中期，FPGA已經在PLD設備中紮根。CPLD和FPGA包括了一些相對大數量的可以編輯邏輯單元。CPLD邏輯閘的密度在幾千到幾萬個邏輯單元之間，而FPGA通常是在幾萬到幾百萬。
CPLD和FPGA的主要區別是他們的系統結構。
CPLD是一個有點限制性的結構。這個結構由一個或者多個可編輯的結果之和的邏輯組列和一些相對少量的鎖定的暫存器。這樣的結果是缺乏編輯靈活性，但是卻有可以預計的延遲時間和邏輯單元對連接單元高比率的優點。
而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結構卻複雜的多。
CPLD和FPGA另外一個區別是大多數的FPGA含有高層次的內置模塊（比如加法器和乘法器）和內置的存儲器。一個因此有關的重要區別是很多新的FPGA支持完全的或者部分的系統內重新配置。允許他們的設計隨著系統升級或者動態重新配置而改變。一些FPGA可以讓設備的一部分重新編輯而其他部分繼續正常運行。
基本組成SRAM - 基於靜態記憶體static memory技術。系統內可程式化和再程式化（re-programmable）。須要外部啟動元件（external boot devices）. CMOS。
Antifuse - 可燒錄一次。通常為 CMOS。
PROM(OTP EPROM) - 可程式化唯讀記憶體技術，可燒錄一次。使用塑料封裝，無窗，不能清除內容。
EPROM - 可清除可程式化唯讀記憶體技術，有窗，經紫外線照射可清除內容。
EEPROM - 可電氣清除可程式化唯讀記憶體技術，可用電氣訊號清除內容。
Flash - Flash-erase EEPROM technology.
Fuse - 可燒錄一次。通常為 Bipolar。
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VHDL
VHDL（Very-High-Speed Integrated Circuit Hardware Description Language）即超高速集成電路硬體描述語言，在基於CPLD／FPGA和ASIC的數位系統設計中有著廣泛的應用。
VHDL語言誕生於1983年，1987年被美國國防部和IEEE確定為標準的硬體描述語言。自從IEEE發布了VHDL的第一個標準版本IEEE 1076-1987後，各大EDA公司都先後推出了自己支援 VHDL 的 EDA 工具。VHDL 在電子設計行業得到了廣泛的認同。此後IEEE又先後發布了IEEE 1076-1993和IEEE 1076-2000版本。
一個有符號的加法器的VHDL原始碼。目錄 [隐藏]
1 程式語言
2 單體 entity
3 架構 architecture
4 configuration
5 參見
[编辑] 程式語言註：VHDL不區分大小寫； library ieee;--庫聲明，聲明工程中用到的庫，這裡聲明的是IEEE庫 use ieee.std_logic_1164.all;--包聲明，聲明工程中用到的包，這裡聲明的是IEEE的STD_LOGIC_1164包
[编辑] 單體 entity它負責宣告一個硬體的外部輸入與輸出，一個簡單的範例(尖括號內為必填，方括號內為可選）：
entity <实体名称> is
port(
a : IN STD_LOGIC;
b : OUT STD_LOGIC;
);
end [实体名称];
[编辑] 架構 architecture它負責實現內部的硬體電路。 architecture <結構體名稱> of <實體名稱> is begin
--此处可编写结构体内部操作
end [結構體名稱];
[编辑] configuration配置用來描述各種層與層的連接關係以及實體與結構體之間的關係，此處不贅述
VHDL編寫觸發器簡例： library ieee; --庫聲明
use ieee.std_logic_1164.all; --包聲明
entity test is --實體定義
port( d : in std_logic; clk : in std_logic; q : out std_logic);
end test;
architecture trigger of test is --結構體定義
signal q_temp:std_logic;
begin
q<=q_temp; process(clk) begin if clk'event and clk='1' then q_temp<=d; end if; end process;
end trigger;
configuration d_trigger of test is--配置，將結構體配置給實體，配置名為d_trigger
Verilog HDL
Verilog HDL是一種硬體描述語言（hardware description language），為了製作數位電路而用來描述ASICs和FPGA的設計之用。Verilog 的設計者想要以 C 程式語言為基礎設計一種語言，可以使工程師比較容易學習。
Verilog 是由en:Gateway Design Automation公司於大約1984年開始發展。Gateway Design Automation公司後來被 Cadence Design Systems於1990年所購併。現在 Cadence 對於 Gateway 公司的 Verilog 和 Verilog-XL 模擬器擁有全部的財產權。
開放標準隨著VHDL的迅速成功，Cadence公司採取了開放標準的路線。Cadence公司將Verilog轉放到公眾開放領域Open Verilog International（OVI）組織（現在以en:Accellera）聞名）。隨後，Verilog被提交到IEEE並成為IEEE 1364-1995標準。我們通常稱這一標準為Verilog-95。
Verilog 2001隨後，人們向IEEE提交了一個改善了用戶覺得原始的Verilog－95標準缺陷的新的標準。這一擴展版本成為了IEEE1364-2001標準，也就是Verilog 2001。
Superlog/System Verilog隨著高級驗證語言象OpenVera，en:Verisity's E 語言的出現，en:Co-Design Automation Inc發明了en:Superlog語言。隨後，en:Co-Design Automation Inc被en:Synopsys收購，Superlog 和 Vera 的基礎被捐獻給en:Accellera。之後，superlog轉換升級為System Verilog。
最近的版本支持模擬和混合信號模型。這些可以歸諸於verilog系列。
System Verilog 已於2005年11月8日成為IEEE標準（IEEE STD 1800），並且被視為最有前途的高級驗證語言之一，同時其在設計方面的潛力也被人們看好。
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